SIRF笔试题

SIRF笔试题

1。 什么是数字电路中的竞争与冒险，并举例说明怎样消除他们？

2。 简述latch和flip-flop的区别，rtl级描述中latch是如何产生的？

3。 简述模拟电路中负反馈的种类及其优点。

4。 简述IC设计从前端到后端的流程和相应的EDA工具。

5。 多时钟域设计中，如何处理跨时钟域信号？

6。 如下图所示电路，1）假设存在positive clock skew为1ns，该电路能
运行的最高频率是多少？2）该电路能容忍最大的'positive clock skew
是多少？3）该电路能容忍最大的negative clock skew是多少？

NOTE： a)positive clock skew, DFF2上的clock比DFF1上的来得晚
b)negative clock skew, DFF2上的clock比DFF1上的来得早

Tsetup=1ns, Thold=1ns, Tcq=1ns

┌──┐
┌────────────┤3ns │←───┬──────────────┐
↓ └──┘ ↓ │
┌──┐ ┌───┐ ┌──┐ ┌──┐ ┌──┐ ┌───┐│
│1ns ├─→│D Q│─┬→│1ns ├─→│2ns ├─→│1ns ├─→│D Q├┘
└──┘ │ │ │ └──┘ └──┘ └──┘ │ │
↑ │ │ │ ┌──┐ ┌──┐ ↑ │ │
│ ┌─→│>clk │ └→│4ns ├─→│3ns ├───┘ ┌─→│>clk │
│ │ └───┘ └┬─┘ └──┘ │ └───┘
│ │ DFF1 │ │ DFF2
└─┼───────────┘ │
├─────────────────────────┘
│
clk

7。 锁存器比寄存器省面积，那为什么在IC设计中通常使用寄存器？

8。 time-based，event-based和cycle-based仿真器分别指什么？举几个例子

9。 当在电路中使用clock gate的时候需要注意什么?

10 下面哪种写法会产生latch？为什么？

a) always@ (b or d
begin
case(d) //synopsys full_case
2b00: a = b>>1;
2b11: c = b>>1;
endcase
end

b) always@ (b or d)
begin
a = b;
c = b;
case(d)
2b00: a = b>>1;
2b11: c = b>>1;
endcase
end

c) always@ (b or d)
case(d)
2b00: a = b>>1;
2b11: c = b>>1;
default:
begin
a = b;
c = b;
end
endcase